針對當前人工智能（AI）市場的需求，預計新一代HBM4存儲將與當前的HBM產(chǎn)品有幾項主要的變化，其中最重要的就是內(nèi)存堆棧鏈接接口標準，將從原本就已經(jīng)很寬的1024比特，進一步轉(zhuǎn)向倍增到超寬的2048比特，這使得HBM4內(nèi)存堆棧鏈接將不再像往常一樣，芯片供應商將需要采用比現(xiàn)在更先進的封裝方法，來容納堆棧鏈接接口超寬的內(nèi)存。
在日前舉辦的2024年歐洲技術研討會上，臺積電提供了有關接下來將為HBM4制造的基礎芯片一些新細節(jié)。未來HBM4將使用邏輯制程來生產(chǎn)，由于臺積電計劃采用其N12和N5制程的改良版，借以完成這項任務。相較于存儲供應商目前沒有能力可以經(jīng)濟的生產(chǎn)如此先進的基礎芯片，這一發(fā)展預計使得臺積電借此也能在HBM4制造中占據(jù)有利地位。
據(jù)報道，針對第一波HBM4的生產(chǎn)，臺積電準備使用兩種制程技術，包括N12FFC+和N5。根據(jù)臺積電設計與技術平臺高級總監(jiān)表示，正在與主要HBM存儲合作伙伴（美光、三星、SK海力士）合作，在先進節(jié)點上達成HBM4的全堆棧集成。其中，在N12FFC+生產(chǎn)的基礎芯片方面是具有成本效益的做法，而N5制程技術生產(chǎn)的基礎芯片，則可以在HBM4的性能需求下，以更優(yōu)異的功耗性能提供更多基礎芯片。
報道指出，臺積電認為，他們的N12FFC+制程非常適合實現(xiàn)HBM4性能，使存儲供應商能夠建構(gòu)12層堆棧 (48GB) 和16層堆棧 (64GB)，每堆棧帶寬超過2TB/s。另外，臺積電也正在針對HBM4通過CoWoS-L和CoWoS-R先進封裝進行優(yōu)化，達到HBM4的接口超過2000個互連，以達到信號完整性。
另外，N12FFC+技術生產(chǎn)的HBM4基礎芯片，將有助于使用臺積電的CoWoS-L或CoWoS-R先進封裝技術構(gòu)建系統(tǒng)級封裝 (SiP)，該技術可提供高達8倍標線尺寸的中介層，空間足夠容納多達12個HBM4內(nèi)存堆棧。根據(jù)臺積電的數(shù)據(jù)，目前HBM4可以在14mA電流下達到6GT/s的數(shù)據(jù)傳輸速率。
至于在N5制程方面，存儲制造商也可以選擇采用臺積電的N5制程來生產(chǎn)HBM4基礎芯片。N5制程建構(gòu)的基礎芯片將封裝更多的邏輯，消耗更少的功耗，并提供更高的性能。其最重要的好處是這種先進的制程技術可以達到非常小的互連間距，約6~9微米。這將使得N5基礎芯片與直接鍵合結(jié)合使用，進而使HBM4能夠在邏輯芯片頂部進行3D堆棧。直接鍵合可以達到更高的內(nèi)存性能，這對于總是尋求更大內(nèi)存帶寬的AI和高性能計算（HPC）芯片來說預計將是一個巨大的提升。 
